-- Copyright (C) 1991-2012 Altera Corporation -- Your use of Altera Corporation's design tools, logic functions -- and other software and tools, and its AMPP partner logic -- functions, and any output files from any of the foregoing -- (including device programming or simulation files), and any -- associated documentation or information are expressly subject -- to the terms and conditions of the Altera Program License -- Subscription Agreement, Altera MegaCore Function License -- Agreement, or other applicable license agreement, including, -- without limitation, that your use is for the sole purpose of -- programming logic devices manufactured by Altera and sold by -- Altera or its authorized distributors. Please refer to the -- applicable agreement for further details. -- -- This is a Quartus II output file. It is for reporting purposes only, and is -- not intended for use as a Quartus II input file. This file cannot be used -- to make Quartus II pin assignments - for instructions on how to make pin -- assignments, please see Quartus II help. --------------------------------------------------------------------------------- --------------------------------------------------------------------------------- -- NC : No Connect. This pin has no internal connection to the device. -- DNU : Do Not Use. This pin MUST NOT be connected. -- VCCINT : Dedicated power pin, which MUST be connected to VCC (1.8V). -- VCCIO : Dedicated power pin, which MUST be connected to VCC -- of its bank. -- Bank 1: 3.3V -- Bank 2: 3.3V -- GND : Dedicated ground pin. Dedicated GND pins MUST be connected to GND. -- It can also be used to report unused dedicated pins. The connection -- on the board for unused dedicated pins depends on whether this will -- be used in a future design. One example is device migration. When -- using device migration, refer to the device pin-tables. If it is a -- GND pin in the pin table or if it will not be used in a future design -- for another purpose the it MUST be connected to GND. If it is an unused -- dedicated pin, then it can be connected to a valid signal on the board -- (low, high, or toggling) if that signal is required for a different -- revision of the design. -- GND+ : Unused input pin. It can also be used to report unused dual-purpose pins. -- This pin should be connected to GND. It may also be connected to a -- valid signal on the board (low, high, or toggling) if that signal -- is required for a different revision of the design. -- GND* : Unused I/O pin. Connect each pin marked GND* directly to GND -- or leave it unconnected. -- RESERVED : Unused I/O pin, which MUST be left unconnected. -- RESERVED_INPUT : Pin is tri-stated and should be connected to the board. -- RESERVED_INPUT_WITH_WEAK_PULLUP : Pin is tri-stated with internal weak pull-up resistor. -- RESERVED_INPUT_WITH_BUS_HOLD : Pin is tri-stated with bus-hold circuitry. -- RESERVED_OUTPUT_DRIVEN_HIGH : Pin is output driven high. --------------------------------------------------------------------------------- --------------------------------------------------------------------------------- -- Pin directions (input, output or bidir) are based on device operating in user mode. --------------------------------------------------------------------------------- Quartus II 32-bit Version 12.0 Build 178 05/31/2012 SJ Web Edition CHIP "mzvga" ASSIGNED TO AN: 5M240ZT100C5 Pin Name/Usage : Location : Dir. : I/O Standard : Voltage : I/O Bank : User Assignment ------------------------------------------------------------------------------------------------------------- GND : 1 : gnd : : : : RAM_AD[15] : 2 : output : 3.3-V LVTTL : : 1 : Y RAM_OE : 3 : output : 3.3-V LVTTL : : 1 : Y RAM_DT[15] : 4 : bidir : 3.3-V LVTTL : : 1 : Y RAM_DT[14] : 5 : bidir : 3.3-V LVTTL : : 1 : Y RAM_DT[13] : 6 : bidir : 3.3-V LVTTL : : 1 : Y RAM_DT[12] : 7 : bidir : 3.3-V LVTTL : : 1 : Y VGA_RGB[3] : 8 : output : 3.3-V LVCMOS : : 1 : Y VCCIO1 : 9 : power : : 3.3V : 1 : GND : 10 : gnd : : : : GND : 11 : gnd : : : : MZ_CLK : 12 : input : 3.3-V LVTTL : : 1 : Y VCCINT : 13 : power : : 1.8V : : OUT_CLK : 14 : output : 3.3-V LVTTL : : 1 : Y VGA_RGB[2] : 15 : output : 3.3-V LVCMOS : : 1 : Y V_VSYNC : 16 : output : 3.3-V LVTTL : : 1 : Y V_HSYNC : 17 : output : 3.3-V LVTTL : : 1 : Y VGA_RGB[4] : 18 : output : 3.3-V LVCMOS : : 1 : Y VGA_RGB[1] : 19 : output : 3.3-V LVCMOS : : 1 : Y VGA_RGB[5] : 20 : output : 3.3-V LVCMOS : : 1 : Y VGA_RGB[0] : 21 : output : 3.3-V LVCMOS : : 1 : Y TMS : 22 : input : : : 1 : TDI : 23 : input : : : 1 : TCK : 24 : input : : : 1 : TDO : 25 : output : : : 1 : MZ_VSYNC : 26 : input : 3.3-V LVTTL : : 1 : Y MZ_RGBI[2] : 27 : input : 3.3-V LVTTL : : 1 : Y MZ_RGBI[1] : 28 : input : 3.3-V LVTTL : : 1 : Y MZ_HSYNC : 29 : input : 3.3-V LVTTL : : 1 : Y MZ_RGBI[0] : 30 : input : 3.3-V LVTTL : : 1 : Y VCCIO1 : 31 : power : : 3.3V : 1 : GND : 32 : gnd : : : : MZ_RGBI[3] : 33 : input : 3.3-V LVTTL : : 1 : Y GND* : 34 : : : : 1 : GND* : 35 : : : : 1 : GND* : 36 : : : : 1 : GND* : 37 : : : : 1 : GND* : 38 : : : : 1 : GND* : 39 : : : : 1 : GND* : 40 : : : : 1 : GND* : 41 : : : : 1 : GND* : 42 : : : : 1 : GND* : 43 : : : : 1 : GND* : 44 : : : : 1 : VCCIO1 : 45 : power : : 3.3V : 1 : GND : 46 : gnd : : : : GND* : 47 : : : : 1 : GND* : 48 : : : : 1 : GND* : 49 : : : : 1 : GND* : 50 : : : : 1 : GND* : 51 : : : : 1 : GND* : 52 : : : : 2 : GND* : 53 : : : : 2 : GND* : 54 : : : : 2 : GND* : 55 : : : : 2 : GND* : 56 : : : : 2 : GND* : 57 : : : : 2 : GND* : 58 : : : : 2 : VCCIO2 : 59 : power : : 3.3V : 2 : GND : 60 : gnd : : : : GND* : 61 : : : : 2 : V_CLK : 62 : input : 3.3-V LVTTL : : 2 : Y VCCINT : 63 : power : : 1.8V : : CLK80 : 64 : input : 3.3-V LVTTL : : 2 : Y GND : 65 : gnd : : : : V_CLK_OUT : 66 : output : 3.3-V LVTTL : : 2 : Y RAM_DT[5] : 67 : bidir : 3.3-V LVTTL : : 2 : Y RAM_DT[4] : 68 : bidir : 3.3-V LVTTL : : 2 : Y RAM_DT[3] : 69 : bidir : 3.3-V LVTTL : : 2 : Y RAM_DT[2] : 70 : bidir : 3.3-V LVTTL : : 2 : Y RAM_DT[1] : 71 : bidir : 3.3-V LVTTL : : 2 : Y RAM_DT[0] : 72 : bidir : 3.3-V LVTTL : : 2 : Y RAM_AD[4] : 73 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[3] : 74 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[2] : 75 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[1] : 76 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[0] : 77 : output : 3.3-V LVTTL : : 2 : Y RAM_DT[6] : 78 : bidir : 3.3-V LVTTL : : 2 : Y GND : 79 : gnd : : : : VCCIO2 : 80 : power : : 3.3V : 2 : RAM_DT[7] : 81 : bidir : 3.3-V LVTTL : : 2 : Y RAM_WR : 82 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[5] : 83 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[6] : 84 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[7] : 85 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[8] : 86 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[9] : 87 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[10] : 88 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[11] : 89 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[12] : 90 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[13] : 91 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[14] : 92 : output : 3.3-V LVTTL : : 2 : Y GND : 93 : gnd : : : : VCCIO2 : 94 : power : : 3.3V : 2 : RAM_DT[8] : 95 : bidir : 3.3-V LVTTL : : 2 : Y RAM_DT[9] : 96 : bidir : 3.3-V LVTTL : : 2 : Y RAM_DT[10] : 97 : bidir : 3.3-V LVTTL : : 2 : Y RAM_DT[11] : 98 : bidir : 3.3-V LVTTL : : 2 : Y RAM_AD[17] : 99 : output : 3.3-V LVTTL : : 2 : Y RAM_AD[16] : 100 : output : 3.3-V LVTTL : : 2 : Y